为充分利用SDRAM的高速存取特性，读、写时序必须仔细设计，应基本可以实现每个时钟周期进行一次数据存取。
3.1 SDRAM读操作时序设计
当数据转移方向为从SDRAM到双口RAM时，如果SDRAM读操作行地址未发生变化，可以满足每时钟周期输出一次数据的高速操作。但是当SDRAM行地址发生变化时，必须返回预充状态，由于从SDRAM的读命令输入到SDRAM数据输出之间有2个时钟周期的延时，所以判断下一读操作的行地址是否发生变化必须提前两个周期判断。读操作部分的状态转移图如图２所示。
3.2 SDRAM写操作时序设计
当数据转移方向为从双口RAM到SDRAM时，如果SDRAM写操作行地址未发生变化，可以满足每时钟周期写入一次数据的高速操作。但是当SDRAM行地址发生变化时，必须返回预充状态，由于从SDRAM的写命令输入到SDRAM数据输入之间没有延时，所以判断下一写操作的行 地址是否发生变化无需提前判断，因此写操作状态转移图比读操作部分简单。写操作部分的状态转移图如图３所示。
在所设计的读、写操作时序中，SDRAM地址、数据、控制信号和RAM部分的地址、数据、读写控制信号均由有限状态机产生，因此在状态转移过程中还必须仔细考虑RAM部分输出控制信号的时序关系。
４ VHDL实现
硬件描述语言VHDL(Very=high Speed IC HARDWARE DESCRIPTION Language)是一种应用于电路设计的高层次描述语言，具有行为级、寄存器传输级和门级等多层次描述，并且具有简单、易读、易修改和与工艺无关等优点。目前VHDL语言已经得到多种EDA工具的支持，综合工具得到迅速发展，VHDL语言的行为级综合也已经得到支持和实现，因此利用VHDL语言进行电路设计可以节约开发成本，缩短周期。在VHDL语言输入中也有多种形式，例如可以支持直接由状态转移图生成VHDL语言。因此在设计SDRAM状态转移图后，可以直接产生VHDL程序，在功能仿真正确后，可以进行综合、FPGA布局布线和后仿真。
以上介绍了一种应用于通用微处理器系统中的SDRAM与双口RAM之间的数据转移接口控制电路，由VHDL语言设计，用XILINX公司4000系列FPGA实现，目前该电路硬件实现和微处理器系统已经通过验证，证明可将SDRAM作为高速、大容量存储器应用在简单电子系统中。
