3.2 光电隔离电路

　　采用高速光电耦合器HCPL-2631，其开关频率高达10 MHz，而输人数字信号频率为120 kHz，完全满足要求。由于光电耦合器件以光为媒介传输信息，可使输入输出隔离，由于光电耦合器的输入回路为发光二极管，其输入阻抗很小，而干扰源的内阻较大，根据分压原理可知，馈送到光电耦合器输入端的噪声干扰电压变得很小，从而能有效抑制尖峰脉冲及各种噪声干扰，具有较强的抗干扰性能；另外由于光电隔离器的两端采用不同的接地方式，因此数字信号地和模块地被完全隔离。图3为光电隔离电路图。

　　3.3 FIFO电路

　　FIFO电路采用IDT公司的IDT72V17190器件，该器件采用3.3 V电压供电，16位64 KB容量的FIFO，工作时钟高达100 MHz。如图4所示，FIFO的数据输入D0～D15及PAF、WCLK、WEN均与FPGA相连。数据输出Q0～Q15及REN、RCLK、OE、EF、MRS、HF、FF均与USB2.0单片机相连。读FIFO状态时，USB2.0单片机给出FIFO复位信号MRS和使能信号OE，然后判断FIFO的状态信号EF(空)和HF(半满)。当FIFO半满且非空，即EF为高，HF为低时，给出FIFO读使能信号REN和读时钟RCLK，从FIFO中读出数据；写FIFO时，FPGA判断FIFO的PAF(几乎满)信号，如果该信号无效，则给出写使能WEN和写时钟WCLK，将数据写入FIFO。

　　4 FPGA内部逻辑设计

　　FPGA内部逻辑主要分为数字信号采集、数据缓存和数据读取、FIFO控制。根据要求，信号采集又分为频率信号采集、20路数字信号采集和15路脉冲信号采集。系统同时采集三组信号，再送入外部FIFO中缓存。由于脉冲信号的数据量较大，时序不匹配，因此在信号采集完后数据还应缓存，然后再经数据编帧送至外部FIFO。内部缓存利用VHDL编写模块，但是更简易的方法是利用FPGA内部的双口RAM。因此，FPGA选用Xilinx公司的XCF2S-100E，其内部集成5 KB容量的RAM，足够内部缓存使用。数据经信号采集后送人缓存，然后由读取模块读出再送入外部FIFO，整个模块采用120 MHz的时钟，可以满足要求大于100 MHz的时钟频率。采集20路数字信号的方法是当信号变化时，就将当前所有数字信号的电平状态都送入缓存，而对于频率信号和脉冲信号的采集则采用如下方法。

　　4.1 频率信号采集

　　由于频率信号只需体现出其频率大小即可，因此采集频率信号时只记录该信号两沿间的时间。即就是设定一个16位的计数器T，计数器的值随主时钟累加，当判断到该信号有变化时，就将计数器的值T1送人缓存，然后将该计数器清