在上电复位和硬件复位时，CPU除了读取时钟的缺省设置外，还会从数据总线上读取硬件复位设置字（HRCW），如图4所示。这个16位的HRCW字必须用上拉电阻进行设置，若未加上拉电阻，各数据位的值缺省为0。
在本系统中，硬件复位设置字用三个总线驱动器244加到数据总线上实现。硬件复位的设置字如下：
上电复位时，MODCK1=1、MODCK2=0，选则EXTCLK为OSCCLK的输入。
D0=0，即EARB=0，本系统采用内部总线仲裁机制。
D1=0(可通过跳线设置成1)，即IIP=0，本系统复位中断向量的地址为0XFFF00100，可通过跳线设置成0X00000100。
D2=1，即BBE=1，本系统的启动设备不支持突发模式。
D3=0，即BDIS=0，启动禁止位禁止，硬件复位后内存控制器将所有的地址都映射到BANK0区。从CS0#连接的Flash启动。
D4=0，D5=1，即BPS=01，系统启动后数据总线工作在8位模式。
D6=0；系统保留位。
D7=1，D8=0，即ISB=10，系统复位后内部内存的起始地址为0XFF000000H。
D9=1，D10=1，即DBGC=11，对MPC860的一些复用引脚进行设置。使系统复位后MPC860的一些复用引脚工作在确定的引脚状态。以满足系统的需求。
D11=0，D12=0，即DBPC=00，MPC860的调试端口BDM调试端口管脚设置。
D13=0，D14=0，即EBDF=00，总线工作在全速模式下。
D15=0，即CLES=0；数据存储模式为大端模式。
在本系统中为减少PCB板尺寸提高系统的可靠性，采用Cadence Allego SPB15.1软件，布成8层板。在提高电磁兼容性方面。除了在PCB板上增加地层外，在PCB板的上下表面层板的周围增加贯穿孔以增加整个PCB板的抗干扰性和电磁兼容性。
3.1.2 底板部分
本系统中100M网络驱动电路为主要部分，是本系统与外网相连的接口，所有的网络数据都通过100M网口进入硬件防火墙，将核心板分析及处理后的数据通过10M网络驱动电路接口送入内网，所有的算法（如查找算法、IP数据包内容还原、甚至于高级的内容替代算法等）都在核心板实现。
本系统共有两路10M网络驱动电路。10M网络驱动电路是硬件防火墙与内网相连的惟一路径，硬件防火墙将处理过的数据通过该接口送入内网。同理，内网访问外网的数据也要通过它进入硬件防火墙。数据经硬件防火墙处理后，通过100M网络驱动电路送到外网。同时本系统所设计的两路10M网络电路还可以同时监管两个10M带宽的局域网，完成一些高级功能（如网络流量检测、内网监控、网关及路由功能等）。
由于功能和开发需要，系统在设计中采用了双串口方案。在开发中，一个串口可以作为与宿主机超级终端相连的调式串口，另一个可以作为与上位机通信的端口。
由于MPC860支持片上调试，且为降低开发成本，所以在本系统开发时所采用的调试手段是MPC860所支持的BDM 调试。
3.2 软件部分
主要包括启动代码编写、操作系统移植、硬件驱动编写以及应用程序等。由于篇幅有限，本文仅对BSP移植进行简单介绍。
3.2.1 BSP移植的步骤及建立BOOTROM的方法
(1)阅读手册，了解WINDRIVER的BSP模板编写规范、文件的组织，找到适合于目标处理器的模板。
(2)找到B
